МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ “ЛЬВІВСЬКА ПОЛІТЕХНІКА” ЗВІТ про виконання лабораторної роботи №7 з дисципліни “Мови опису апаратних засобів” на тему: Використання блок-діаграм для декомпозиції складних пристроїв в САПР Active-HDL Львів 2005 Мета роботи: Навчитися використовувати блок-діаграми (Block Diagrams) для декомпозиції складних об'єктів на структурні складові. Отримати навички застосування констант generic для проектування структурних елементів. Розробити модель 8-розрядного 7-сегментного індикатора. Теоретична частина Створити блок - генератор сигналів для 8-розрядного 7-сегментного індикатора. Декодер розряду індикатора та паралельний регістр (моделі яких було розроблено в лабораторних роботах №2 і №5) мають входити до проекту як структурні складові. Інтерфейс генератора сигналів містить: вхідний 32-розрядний порт Х типу std_logic_vector (31 downto 0), на який у двійково-десятковій формі подається 8-розрядне десяткове число (на кожний десятковий розряд по 4 двійкові розряди); вхідний порт WE типу std_logic, подання '1' на який дозволяє запис у проміжний регістр блоку; сигнал синхронізації CLK типу std_logic, вісім 7-розрядних вихідних портів LCD7 … LCD0 типу std_logic_vector (6 downto 0), що підключаються безпосередньо до відповідних розрядів 7-сегментного індикатора.
Текст програми Paralel_register.vhd library IEEE; use IEEE.STD_LOGIC_1164.all; entity paralel_register is port( CLK : in STD_LOGIC; WE : in STD_LOGIC; RE : in STD_LOGIC; DATA_IN : in STD_LOGIC_VECTOR(7 downto 0); DATA_OUT : out STD_LOGIC_VECTOR(7 downto 0) ); end paralel_register; architecture paralel_register of paralel_register is begin -- enter your statements here -- process(CLK) variable DATA:STD_LOGIC_VECTOR(7 downto 0); begin if rising_edge(CLK) then DATA_OUT <="ZZZZZZZZ"; if WE='1' and RE='0' then DATA:=DATA_IN; elsif WE='0' and RE='1' then DATA_OUT<=DATA; end if; end if; end process; end paralel_register; reg.vhd library IEEE; use IEEE.STD_LOGIC_1164.all; entity reg is generic(N:integer:=4); port( CLK : in STD_LOGIC; WE : in STD_LOGIC; RE : in STD_LOGIC; REG_IN : in STD_LOGIC_VECTOR(31 downto 0); REG_OUT : out STD_LOGIC_VECTOR(31 downto 0) ); end reg; architecture reg of reg is component paralel_register is port ( CLK : in STD_LOGIC; WE : in STD_LOGIC; RE : in STD_LOGIC; DATA_IN : in STD_LOGIC_VECTOR(7 downto 0); DATA_OUT : out STD_LOGIC_VECTOR(7 downto 0) ); end component paralel_register; begin -- enter your statements here -- reg_N: for i in 0 to N-1 generate reg8_label: component paralel_register port map( CLK=>CLK, WE=>WE, RE=>RE, DATA_IN=>REG_IN(8*i+7 downto 8*i), DATA_OUT=>REG_OUT(8*i+7 downto 8*i) ); end generate; end reg; de_mux.vhd library IEEE; use IEEE.STD_LOGIC_1164.all; entity de_mux is port( CLK : in STD_LOGIC; X : in STD_LOGIC_VECTOR(31 downto 0); Y7 : out STD_LOGIC_VECTOR(3 downto 0); Y6 : out STD_LOGIC_VECTOR(3 downto 0); Y5 : out STD_LOGIC_VECTOR(3 downto 0); Y4 : out STD_LOGIC_VECTOR(3 downto 0); Y3 : out STD_LOGIC_VECTOR(3 downto 0); Y2 : out STD_LOGIC_VECTOR(3 downto 0); Y1 : out STD_LOGIC_VECTOR(3 downto 0); Y0 : out STD_LOGIC_VECTOR(3 downto 0) ); end de_mux; architecture de_mux of de_mux is begin -- enter your statements here -- process(CLK) begin if rising_edge(CLK) then Y0<=X(3 downto 0); Y1<=X(7 downto 4); Y2<=X(11 downto 8); Y3<=X(15 downto 12); Y4<=X(19 downto 16); Y5<=X(23 downto 20); Y6<=X(27 downto 24); Y7<=X(31 downto 28); end if; end process; end de_mux;  invertor.vhd library IEEE; use IEEE.STD_LOGIC_1164.all; entity invertor is port( IN_PORT : in STD_LOGIC; OUT_PORT : out STD_LOGIC ); end invertor; architecture invertor of invertor is begin...